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787M · 2025-11-08
alixixi 11 月 8 日消息，当地时间 11 月 7 日合并的最新 GCC 编译器补丁意外泄露了 AMD 下一代 Zen 6 处理器的核心指令集架构（ISA），显示该架构将引入多项面向 HPC 和 AI 的扩展特性。
此次 GCC 更新补丁名为“Add AMD znver6 processor support”（添加 AMD znver6 处理器支持），标志着编译器正式纳入对 Zen 6 核心架构的初步支持，具体包括以下 Zen 6 指令集：
AVX512_FP16
AVX_NE_CONVERT
AVX_IFMA
AVX_VNNI_INT8
AMD 此前已在现有 Zen 架构中支持 AVX512 指令集，而新加入的 AVX512 FP16 将进一步提升浮点计算能力，尤其有助于 AI 推理和高性能科学计算场景。同时，VNNI INT8 的加入意味着 Zen 6 在低精度整型矩阵运算方面将具备更高效率，这一特性广泛应用于深度学习模型的加速执行。
除指令集外，@InstLatX64 还发现了 Zen 6 架构的新 CPU 标识符“B80F00”，这预计对应于即将推出的“Venice”服务器系列之一。
根据现有信息，Zen 6 服务器产品线将分为两种版本：Classic（经典版）和 Dense（高密度版）。其中，Classic 版本对应 SP7“B50F00”和 SP8“B90F00”，Dense 版本对应 SP7“BC0F00”和 SP8“BA0F00”。
在核心配置方面，Classic 版本每个 CCX 最多包含 12 个核心，而 Dense 版本则可达到每 CCX 32 个核心。已知“Venice”系列最高将提供 256 个核心（alixixi注：共 8 个 CCX），Dense 版本的每个 CCX 配备 128MB 三级缓存，总 L3 缓存容量可达 1024MB。
除了服务器处理器外，Zen 6 架构还将支持至少四大系列客户端产品，包括高端 AM5 平台的“Olympic Ridge”（最多 24 核 48 线程，每 CCX 含 12 核及 48MB L3 缓存）、Gator Range、Medusa Point 以及 Medusa Halo。
采用多芯片设计的型号预计将基于台积电 N2P 工艺，而单芯片设计的 Medusa Point 与 Gator Range APU 则预计使用台积电 N3P 或 N3C 制程。
AMD 计划在即将举行的金融分析师日（Financial Analyst Day）上首次预览 Zen 6 相关内容，但预计还要等到 CES 2026 期间才会正式发布。
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